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author | zaolin <zaolin.daisuki@gmail.com> | 2018-10-31 16:43:43 +0100 |
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committer | Nico Huber <nico.h@gmx.de> | 2018-11-19 15:43:37 +0000 |
commit | 3313a78e36da73f05da7402699f04909595a0c9d (patch) | |
tree | 1dcd09a9df05ec94d15178f929b7ae063fdf7646 /src/mainboard/intel/cougar_canyon2/gpio.h | |
parent | 0b8aefc6562c64665425617eddd22aec2610bda5 (diff) |
northbridge/intel/fsp_*: Remove legacy SoCs
* Remove FSP Sandy/Ivybrige which are unused.
* Open Source implementation isn't final but
good enough to replace FSP version.
* For new ports use NORTHBRIDGE_INTEL_IVYBRIDGE
and NORTHBRIDGE_INTEL_SANDYBRIDGE
Change-Id: I7b6bc4bfdd0481c8fe5b2b3d8f8b2eb9aa3c3b9e
Signed-off-by: Philipp Deppenwiese <zaolin.daisuki@gmail.com>
Reviewed-on: https://review.coreboot.org/29402
Reviewed-by: Nico Huber <nico.h@gmx.de>
Reviewed-by: Angel Pons <th3fanbus@gmail.com>
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
Diffstat (limited to 'src/mainboard/intel/cougar_canyon2/gpio.h')
-rw-r--r-- | src/mainboard/intel/cougar_canyon2/gpio.h | 304 |
1 files changed, 0 insertions, 304 deletions
diff --git a/src/mainboard/intel/cougar_canyon2/gpio.h b/src/mainboard/intel/cougar_canyon2/gpio.h deleted file mode 100644 index b4e3915e70..0000000000 --- a/src/mainboard/intel/cougar_canyon2/gpio.h +++ /dev/null @@ -1,304 +0,0 @@ -/* - * This file is part of the coreboot project. - * - * Copyright (C) 2011 The Chromium OS Authors. All rights reserved. - * Copyright (C) 2013 Sage Electronic Engineering, LLC. - * - * This program is free software; you can redistribute it and/or modify - * it under the terms of the GNU General Public License as published by - * the Free Software Foundation; version 2 of the License. - * - * This program is distributed in the hope that it will be useful, - * but WITHOUT ANY WARRANTY; without even the implied warranty of - * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the - * GNU General Public License for more details. - */ - -#ifndef MAINBOARD_GPIO_H -#define MAINBOARD_GPIO_H - -#include <southbridge/intel/fsp_bd82x6x/gpio.h> - -const struct pch_gpio_set1 pch_gpio_set1_mode = { - .gpio0 = GPIO_MODE_GPIO, /* SINAI */ - .gpio1 = GPIO_MODE_GPIO, /* SMC_SMI */ - .gpio2 = GPIO_MODE_GPIO, /* PIRQE# */ - .gpio3 = GPIO_MODE_GPIO, /* PIRQF# */ - .gpio4 = GPIO_MODE_GPIO, /* PIRQG# */ - .gpio5 = GPIO_MODE_GPIO, /* PIRQH# */ - .gpio6 = GPIO_MODE_GPIO, /* DGPU_HPD_INTR*/ - .gpio7 = GPIO_MODE_GPIO, /* SMC_SCI# */ - .gpio8 = GPIO_MODE_NONE, /* NOT USED */ - .gpio9 = GPIO_MODE_NATIVE, /* USB OC10-11*/ - .gpio10 = GPIO_MODE_NATIVE, /* USB OC12-13 */ - .gpio11 = GPIO_MODE_GPIO, /* SMB_ALERT*/ - .gpio12 = GPIO_MODE_NATIVE, /* LAN DISABLE */ - .gpio13 = GPIO_MODE_NATIVE, /* HDA_DOCK_RST */ - .gpio14 = GPIO_MODE_GPIO, /* SMC_WAKE */ - .gpio15 = GPIO_MODE_GPIO, /* HOST ALERT */ - .gpio16 = GPIO_MODE_NATIVE, /* SATA4GP */ - .gpio17 = GPIO_MODE_GPIO, /* DGPU POWEROK */ - .gpio18 = GPIO_MODE_NATIVE, /* PCIECLKRQ1# */ - .gpio19 = GPIO_MODE_NATIVE, /* BBS0 */ - .gpio20 = GPIO_MODE_NATIVE, /* CIECLKRQ2# */ - .gpio21 = GPIO_MODE_NATIVE, /* SATA0GP */ - .gpio22 = GPIO_MODE_GPIO, /* BIOS Recovery */ - .gpio23 = GPIO_MODE_NATIVE, /* LDRQ1 */ - .gpio24 = GPIO_MODE_NONE, /* HOST ALERT */ - .gpio25 = GPIO_MODE_NATIVE, /* PCIECLKRQ3# */ - .gpio26 = GPIO_MODE_NATIVE, /* PCIECLKRQ4# */ - .gpio27 = GPIO_MODE_GPIO, /* SATA0 PWR EN */ - .gpio28 = GPIO_MODE_GPIO, /* PLL ODVR */ - .gpio29 = GPIO_MODE_GPIO, /* SLP_LAN# */ - .gpio30 = GPIO_MODE_NATIVE, /* SUS_WARN# */ - .gpio31 = GPIO_MODE_NATIVE, /* ACPRESENT */ -}; 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- -const struct pch_gpio_set1 pch_gpio_set1_invert = { - .gpio1 = GPIO_INVERT, - .gpio3 = GPIO_INVERT, - .gpio7 = GPIO_INVERT, - .gpio14 = GPIO_INVERT, - .gpio15 = GPIO_INVERT, -}; - -const struct pch_gpio_set2 pch_gpio_set2_mode = { - .gpio32 = GPIO_MODE_NATIVE, /* SIO CLKREQ */ - .gpio33 = GPIO_MODE_NATIVE, /* DOCK ENABLE*/ - .gpio34 = GPIO_MODE_GPIO, /* STP PCI LED */ - .gpio35 = GPIO_MODE_NATIVE, /* SATA POWER EN */ - .gpio36 = GPIO_MODE_NATIVE, /* SATA2 PRESENT DET */ - .gpio37 = GPIO_MODE_NONE, /* NOT USED */ - .gpio38 = GPIO_MODE_GPIO, /* MFG MODE */ - .gpio39 = GPIO_MODE_GPIO, /* GP39 GFX CRB DET */ - .gpio40 = GPIO_MODE_NATIVE, /* USB OC 2-3 */ - .gpio41 = GPIO_MODE_NATIVE, /* USB OC 4-5 */ - .gpio42 = GPIO_MODE_NATIVE, /* USB OC 6-7 */ - .gpio43 = GPIO_MODE_NATIVE, /* USB OC 8-9 */ - .gpio44 = GPIO_MODE_NATIVE, /* PCI SLOT5 CLKREQ5 */ - .gpio45 = GPIO_MODE_NATIVE, /* LAN CLKREQ6 */ - .gpio46 = GPIO_MODE_GPIO, /* PCI SLOT5 CLKREQ5 */ - .gpio47 = GPIO_MODE_NATIVE, /* PEG CLKREQ7 */ - .gpio48 = GPIO_MODE_GPIO, /* SV_ADVANCE_GP48 */ - .gpio49 = GPIO_MODE_GPIO, /* CRIT_TEMP */ - .gpio50 = GPIO_MODE_GPIO, /* DGPU RESET */ - .gpio51 = GPIO_MODE_NONE, /* NOT USED */ - .gpio52 = GPIO_MODE_GPIO, /* DGPU SEL */ - .gpio53 = GPIO_MODE_GPIO, /* DGPU PWM SEL */ - .gpio54 = GPIO_MODE_GPIO, /* DGPU PWM EN */ - .gpio55 = GPIO_MODE_NONE, /* NOT USED */ - .gpio56 = GPIO_MODE_NATIVE, /* NOT USED */ - .gpio57 = GPIO_MODE_NATIVE, /* GP57_SV_DETECT */ - .gpio58 = GPIO_MODE_NATIVE, /* SML1CLK_PCH */ - .gpio59 = GPIO_MODE_NATIVE, /* USB OC 0-1 */ - .gpio60 = GPIO_MODE_GPIO, /* DDR RST CTRL */ - .gpio61 = GPIO_MODE_NATIVE, /* LPC SUSTAT */ - .gpio62 = GPIO_MODE_NATIVE, /* LPC SUSCLK */ - .gpio63 = GPIO_MODE_NATIVE, /* SLP S5*/ - -}; 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