mb/ibm/sbp1: Update PCIe SBDF in comment

Update PCIe Segment, Bus, Device & Function for various IIO bridge
devices.

Change-Id: I01d164cf0717b3e817348e64e32478c2bb11a8b8
Signed-off-by: Naresh Solanki <naresh.solanki@9elements.com>
Reviewed-on: https://review.coreboot.org/c/coreboot/+/82900
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
Reviewed-by: Patrick Rudolph <patrick.rudolph@9elements.com>

1 files changed, 40 insertions, 40 deletions

diff --git a/src/mainboard/ibm/sbp1/romstage.c b/src/mainboard/ibm/sbp1/romstage.c
index 2c4745e7e8..2ca0bb5d20 100644
--- a/src/mainboard/ibm/sbp1/romstage.c
+++ b/src/mainboard/ibm/sbp1/romstage.c
@@ -51,29 +51,29 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU1 (PE1): array index 9 ~ 16 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 12), /* 26:01.0 RSSD12 */
+	CFG_UPD_PCIE_PORT(0, 1, 12), /* 0000:26:01.0 RSSD12 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 11), /* 26:03.0 RSSD11 */
+	CFG_UPD_PCIE_PORT(0, 1, 11), /* 0000:26:03.0 RSSD11 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 10), /* 26:05.0 RSSD10 */
+	CFG_UPD_PCIE_PORT(0, 1, 10), /* 0000:26:05.0 RSSD10 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 9),  /* 26:07.0 RSSD09 */
+	CFG_UPD_PCIE_PORT(0, 1, 9),  /* 0000:26:07.0 RSSD09 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 13), /* 37:01.0 RSSD13 */
+	CFG_UPD_PCIE_PORT(0, 1, 13), /* 0000:37:01.0 RSSD13 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 14), /* 37:03.0 RSSD14 */
+	CFG_UPD_PCIE_PORT(0, 1, 14), /* 0000:37:03.0 RSSD14 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 15), /* 37:05.0 RSSD15 */
+	CFG_UPD_PCIE_PORT(0, 1, 15), /* 0000:37:05.0 RSSD15 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 16), /* 37:07.0 RSSD16 */
+	CFG_UPD_PCIE_PORT(0, 1, 16), /* 0000:37:07.0 RSSD16 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 37), /* 48:01.0 - NIC2*/
+	CFG_UPD_PCIE_PORT(0, 1, 37), /* 0000:48:01.0 - NIC2*/
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 33), /* 48:05.0 - NIC1 */
+	CFG_UPD_PCIE_PORT(0, 1, 33), /* 0000:48:05.0 - NIC1 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
@@ -100,22 +100,22 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU1 (PE1): array index 9 ~ 16 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 28), /* 26:01.0 RSSD28 */
+	CFG_UPD_PCIE_PORT(0, 1, 28), /* 0000:a7:01.0 RSSD28 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 27), /* 26:03.0 RSSD27 */
+	CFG_UPD_PCIE_PORT(0, 1, 27), /* 0000:a7:03.0 RSSD27 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 26), /* 26:05.0 RSSD26 */
+	CFG_UPD_PCIE_PORT(0, 1, 26), /* 0000:a7:05.0 RSSD26 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 25), /* 26:07.0 RSSD25 */
+	CFG_UPD_PCIE_PORT(0, 1, 25), /* 0000:a7:07.0 RSSD25 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 29), /* 37:01.0 RSSD29 */
+	CFG_UPD_PCIE_PORT(0, 1, 29), /* 0000:b7:01.0 RSSD29 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 30), /* 37:03.0 RSSD30 */
+	CFG_UPD_PCIE_PORT(0, 1, 30), /* 0000:b7:03.0 RSSD30 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 31), /* 37:05.0 RSSD31 */
+	CFG_UPD_PCIE_PORT(0, 1, 31), /* 0000:b7:05.0 RSSD31 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 32), /* 37:07.0 RSSD32 */
+	CFG_UPD_PCIE_PORT(0, 1, 32), /* 0000:b7:07.0 RSSD32 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU3 (PE3): array index 25 ~ 32 Not used */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
@@ -127,11 +127,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 38), /* 59:01.0 - NIC2 */
+	CFG_UPD_PCIE_PORT(0, 1, 38), /* 0000:d7:01.0 - NIC2 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 34), /* 59:05.0 - NIC1 */
+	CFG_UPD_PCIE_PORT(0, 1, 34), /* 0000:d7:05.0 - NIC1 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
@@ -158,31 +158,31 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 35), /* 37:01.0 - NIC1 */
+	CFG_UPD_PCIE_PORT(0, 1, 35), /* 0001:37:01.0 - NIC1 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 39), /* 37:05.0 - NIC2 */
+	CFG_UPD_PCIE_PORT(0, 1, 39), /* 0001:37:05.0 - NIC2 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 17), /* 48:01.0 - RSSD17 */
+	CFG_UPD_PCIE_PORT(0, 1, 17), /* 0001:48:01.0 - RSSD17 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 18), /* 48:03.0 - RSSD18 */
+	CFG_UPD_PCIE_PORT(0, 1, 18), /* 0001:48:03.0 - RSSD18 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 19), /* 48:05.0 - RSSD19 */
+	CFG_UPD_PCIE_PORT(0, 1, 19), /* 0001:48:05.0 - RSSD19 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 20), /* 48:07.0 - RSSD20 */
+	CFG_UPD_PCIE_PORT(0, 1, 20), /* 0001:48:07.0 - RSSD20 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 24), /* 59:01.0 - RSSD24 */
+	CFG_UPD_PCIE_PORT(0, 1, 24), /* 0001:59:01.0 - RSSD24 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 23), /* 59:03.0 - RSSD23*/
+	CFG_UPD_PCIE_PORT(0, 1, 23), /* 0001:59:03.0 - RSSD23*/
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 22), /* 59:05.0 - RSSD22 */
+	CFG_UPD_PCIE_PORT(0, 1, 22), /* 0001:59:05.0 - RSSD22 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 21), /* 59:07.0 - RSSD21 */
+	CFG_UPD_PCIE_PORT(0, 1, 21), /* 0001:59:07.0 - RSSD21 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	},
 	{
@@ -207,31 +207,31 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = {
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 36), /* 37:01.0 - NIC1 */
+	CFG_UPD_PCIE_PORT(0, 1, 36), /* 0001:b7:01.0 - NIC1 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 40), /* 37:05.0 - NIC2 */
+	CFG_UPD_PCIE_PORT(0, 1, 40), /* 0001:b7:05.0 - NIC2 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 1), /* 48:01.0 - RSSD01 */
+	CFG_UPD_PCIE_PORT(0, 1, 1), /* 0001:c7:01.0 - RSSD01 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 2), /* 48:03.0 - RSSD02 */
+	CFG_UPD_PCIE_PORT(0, 1, 2), /* 0001:c7:03.0 - RSSD02 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 3), /* 48:05.0 - RSSD03 */
+	CFG_UPD_PCIE_PORT(0, 1, 3), /* 0001:c7:05.0 - RSSD03 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 4), /* 48:07.0 - RSSD04 */
+	CFG_UPD_PCIE_PORT(0, 1, 4), /* 0001:c7:07.0 - RSSD04 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	/* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */
-	CFG_UPD_PCIE_PORT(0, 1, 8), /* 59:01.0 - RSSD08 */
+	CFG_UPD_PCIE_PORT(0, 1, 8), /* 0001:d7:01.0 - RSSD08 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 7), /* 59:03.0 - RSSD07*/
+	CFG_UPD_PCIE_PORT(0, 1, 7), /* 0001:d7:03.0 - RSSD07*/
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 6), /* 59:05.0 - RSSD06 */
+	CFG_UPD_PCIE_PORT(0, 1, 6), /* 0001:d7:05.0 - RSSD06 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
-	CFG_UPD_PCIE_PORT(0, 1, 5), /* 59:07.0 - RSSD05 */
+	CFG_UPD_PCIE_PORT(0, 1, 5), /* 0001:d7:07.0 - RSSD05 */
 	CFG_UPD_PCIE_PORT(1, 0, 0),
 	},
 };