diff options
| author | Lin Huang <hl@rock-chips.com> | 2016-06-16 10:44:30 +0800 |
|---|---|---|
| committer | Martin Roth <martinroth@google.com> | 2016-06-24 20:54:01 +0200 |
| commit | 627c27bb921127d8b384840d89f9f1d7ab1c68a3 (patch) | |
| tree | 73b6e40c78f06338fea8d541cf9488d1294a67a7 /src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc | |
| parent | ad6960c45a6ad9bb9dae2780b8b178920c7f5fff (diff) | |
rockchip/rk3399: provide multiple SDRAM configurations
We want to be able to easily change SDRAM clock rate for debugging
purposes. This patch adds configurations for 4 different clock rates.
Same configs are used for all rk3399 boards at 200, 666 and 800 MHz.
Kevin board does not run reliably at 666 MHz, an option for it is
added to run at 300 MHz, this option is available to Kevin only.
There is not much room left in the coreboot romstage section, this is
why the config file for 928 MHz is being added with this patch but is
not included in the code, one of the lower frequency options will have
to be dropped for the higher frequency option to be added.
BRANCH=none
BUG=chrome-os-partner:54144
TEST=run "stressapptest -M 1024 -s 3600" and pass on both kevin and
gru. Verified that on Kevin the firmware reports starting up
SDRAM at 300 MHz and on Gru at 800 MHz.
Change-Id: Ie24c1813d5a0e9f0f9bfc781cade9e28fb6eb2f1
Signed-off-by: Martin Roth <martinroth@chromium.org>
Original-Commit-Id: ef5e4551b79c3f0531f9af35491f2c593f8482f1
Original-Change-Id: I08bccd40147ad89d851b995a8aab4d2b6da8258a
Original-Signed-off-by: Lin Huang <hl@rock-chips.com>
Original-Signed-off-by: Vadim Bendebury <vbendeb@chromium.org>
Original-Reviewed-on: https://chromium-review.googlesource.com/353493
Original-Reviewed-by: Derek Basehore <dbasehore@chromium.org>
Reviewed-on: https://review.coreboot.org/15309
Tested-by: build bot (Jenkins)
Reviewed-by: Furquan Shaikh <furquan@google.com>
Diffstat (limited to 'src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc')
| -rw-r--r-- | src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc | 1563 |
1 files changed, 1563 insertions, 0 deletions
diff --git a/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc new file mode 100644 index 0000000000..253364097d --- /dev/null +++ b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-200.inc @@ -0,0 +1,1563 @@ +/* + * This file is part of the coreboot project. + * + * This program is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; version 2 of the License. + * + * This program is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + */ + +{ + { + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x0e080807}, + {0x05010605}, + {0x00000002}, + {0x00006076}, + {0x00000054}, + 0x00000000 + } + }, + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x0e080807}, + {0x05010605}, + {0x00000002}, + {0x00006076}, + {0x00000054}, + 0x00000000 + } + } + }, + .ddr_freq = 200*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x00000014, /* DENALI_CTL_05_DATA */ + 0x00009c40, /* DENALI_CTL_06_DATA */ + 0x000000c8, /* DENALI_CTL_07_DATA */ + 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