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Diffstat (limited to 'src/soc')
| -rw-r--r-- | src/soc/intel/alderlake/Makefile.inc | 20 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/acpi/gpio.asl | 2 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/fsp_params.c | 2 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/gpio_pch_s.c | 263 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/include/soc/gpio.h | 11 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/include/soc/gpio_defs_pch_s.h | 330 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/include/soc/gpio_soc_defs_pch_s.h | 525 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/include/soc/pmc.h | 17 | ||||
| -rw-r--r-- | src/soc/intel/alderlake/romstage/fsp_params.c | 2 |
9 files changed, 1160 insertions, 12 deletions
diff --git a/src/soc/intel/alderlake/Makefile.inc b/src/soc/intel/alderlake/Makefile.inc index 24c348ac11..bb14d72c80 100644 --- a/src/soc/intel/alderlake/Makefile.inc +++ b/src/soc/intel/alderlake/Makefile.inc @@ -14,12 +14,10 @@ bootblock-y += bootblock/bootblock.c bootblock-y += bootblock/pch.c bootblock-y += bootblock/report_platform.c bootblock-y += espi.c -bootblock-y += gpio.c bootblock-y += p2sb.c bootblock-$(CONFIG_ALDERLAKE_CONFIGURE_DESCRIPTOR) += bootblock/update_descriptor.c romstage-y += espi.c -romstage-y += gpio.c romstage-y += meminit.c romstage-y += pcie_rp.c romstage-y += reset.c @@ -33,7 +31,6 @@ ramstage-y += elog.c ramstage-y += espi.c ramstage-y += finalize.c ramstage-y += fsp_params.c -ramstage-y += gpio.c ramstage-y += lockdown.c ramstage-y += me.c ramstage-y += p2sb.c @@ -48,16 +45,27 @@ ramstage-y += vr_config.c ramstage-y += xhci.c ramstage-$(CONFIG_SOC_INTEL_CRASHLOG) += crashlog.c -verstage-y += gpio.c - smm-y += elog.c -smm-y += gpio.c smm-y += p2sb.c smm-y += pmutil.c smm-y += smihandler.c smm-y += uart.c smm-y += xhci.c +ifeq ($(CONFIG_SOC_INTEL_ALDERLAKE_PCH_S),y) +bootblock-y += gpio_pch_s.c +romstage-y += gpio_pch_s.c +ramstage-y += gpio_pch_s.c +smm-y += gpio_pch_s.c +verstage-y += gpio_pch_s.c +else +bootblock-y += gpio.c +romstage-y += gpio.c +ramstage-y += gpio.c +smm-y += gpio.c +verstage-y += gpio.c +endif + CPPFLAGS_common += -I$(src)/soc/intel/alderlake CPPFLAGS_common += -I$(src)/soc/intel/alderlake/include diff --git a/src/soc/intel/alderlake/acpi/gpio.asl b/src/soc/intel/alderlake/acpi/gpio.asl index 376afaba1e..d273625848 100644 --- a/src/soc/intel/alderlake/acpi/gpio.asl +++ b/src/soc/intel/alderlake/acpi/gpio.asl @@ -1,6 +1,6 @@ /* SPDX-License-Identifier: GPL-2.0-only */ #include <intelblocks/gpio.h> -#include <soc/gpio_defs.h> +#include <soc/gpio.h> #include <soc/intel/common/acpi/gpio.asl> #include <soc/intel/common/block/acpi/acpi/gpio_op.asl> #include <soc/irq.h> diff --git a/src/soc/intel/alderlake/fsp_params.c b/src/soc/intel/alderlake/fsp_params.c index 05f3997287..007fa9669e 100644 --- a/src/soc/intel/alderlake/fsp_params.c +++ b/src/soc/intel/alderlake/fsp_params.c @@ -18,7 +18,7 @@ #include <intelpch/lockdown.h> #include <intelblocks/tcss.h> #include <soc/cpu.h> -#include <soc/gpio_soc_defs.h> +#include <soc/gpio.h> #include <soc/intel/common/vbt.h> #include <soc/pci_devs.h> #include <soc/pcie.h> diff --git a/src/soc/intel/alderlake/gpio_pch_s.c b/src/soc/intel/alderlake/gpio_pch_s.c new file mode 100644 index 0000000000..cb4fee15f5 --- /dev/null +++ b/src/soc/intel/alderlake/gpio_pch_s.c @@ -0,0 +1,263 @@ +/* SPDX-License-Identifier: GPL-2.0-or-later */ + +#include <intelblocks/gpio.h> +#include <intelblocks/pcr.h> +#include <soc/pcr_ids.h> +#include <soc/pmc.h> + +#define DEFAULT_VW_BASE 0x10 + +/* + * This file is created based on Intel Alder Lake Processor PCH-S Datasheet + */ + +static const struct reset_mapping rst_map_gpp[] = { + { .logical = PAD_RESET(RSMRST), .chipset = 0U << 30 }, + { .logical = PAD_RESET(DEEP), .chipset = 1U << 30 }, + { .logical = PAD_RESET(PLTRST), .chipset = 2U << 30 }, +}; +static const struct reset_mapping rst_map_gpd[] = { + { .logical = PAD_RESET(PWROK), .chipset = 0U << 30 }, + { .logical = PAD_RESET(DEEP), .chipset = 1U << 30 }, + { .logical = PAD_RESET(PLTRST), .chipset = 2U << 30 }, + { .logical = PAD_RESET(RSMRST), .chipset = 3U << 30 }, +}; + +/* + * The GPIO pinctrl driver for Alder Lake on Linux expects 32 GPIOs per pad + * group, regardless of whether or not there is a physical pad for each + * exposed GPIO number. + * + * This results in the OS having a sparse GPIO map, and devices that need + * to export an ACPI GPIO must use the OS expected number. + * + * Not all pins are usable as GPIO and those groups do not have a pad base. + */ +static const struct pad_group adl_community0_groups[] = { + INTEL_GPP_BASE(GPP_I0, GPP_I0, GPP_GSPI1_CLK_LOOPBK, 0), /* GPP_I */ + INTEL_GPP_BASE(GPP_I0, GPP_R0, GPP_GSPI2_CLK_LOOPBK, 32), /* GPP_R */ + INTEL_GPP_BASE(GPP_I0, GPP_J0, GPP_J11, 64), /* GPP_J */ + INTEL_GPP_BASE(GPP_I0, VGPIO_0, VGPIO_37, 96), /* vGPIO */ + INTEL_GPP_BASE(GPP_I0, VGPIO_USB_0, VGPIO_USB_11, 128), /* vGPIO_0 */ +}; + +static const struct vw_entries adl_community0_vw[] = { + {GPP_I0, GPP_I14}, + {GPP_R0, GPP_R19}, + {GPP_J0, GPP_J9}, +}; + +static const struct pad_group adl_community1_groups[] = { + INTEL_GPP_BASE(GPP_B0, GPP_B0, GPP_B23, 160), /* GPP_B */ + INTEL_GPP_BASE(GPP_B0, GPP_G0, GPP_G7, 192), /* GPP_G */ + INTEL_GPP_BASE(GPP_B0, GPP_H0, GPP_H23, 224), /* GPP_H */ +}; + +static const struct vw_entries adl_community1_vw[] = { + {GPP_B0, GPP_B23}, + {GPP_G0, GPP_G7}, + {GPP_H0, GPP_H23}, +}; + +/* This community is not visible to the OS */ +static const struct pad_group adl_community2_groups[] = { + INTEL_GPP(GPD0, GPD0, GPD_DRAM_RESETB), /* GPD */ +}; + +static const struct pad_group adl_community3_groups[] = { + INTEL_GPP(GPP_SPI0_IO_2, GPP_SPI0_IO_2, GPP_SPI0_CLK_LOOPBK), /* SPI0 */ + INTEL_GPP_BASE(GPP_SPI0_IO_2, GPP_A0, GPP_ESPI_CLK_LOOPBK, 256), /* GPP_A */ + INTEL_GPP_BASE(GPP_SPI0_IO_2, GPP_C0, GPP_C23, 288), /* GPP_C */ + INTEL_GPP(GPP_SPI0_IO_2, VGPIO_PCIE_0, VGPIO_PCIE_83), /* vGPIO_3 */ +}; + +static const struct vw_entries adl_community3_vw[] = { + {GPP_A0, GPP_A14}, + {GPP_C0, GPP_C23}, +}; + +static const struct pad_group adl_community4_groups[] = { + INTEL_GPP_BASE(GPP_S0, GPP_S0, GPP_S7, 320), /* GPP_S */ + INTEL_GPP_BASE(GPP_S0, GPP_E0, GPP_SPI1_THC0_CLK_LOOPBK, 352), /* GPP_E */ + INTEL_GPP_BASE(GPP_S0, GPP_K0, GPP_MLK_RSTB, 384), /* GPP_K */ + INTEL_GPP_BASE(GPP_S0, GPP_F0, GPP_F23, 416), /* GPP_F */ +}; + +static const struct vw_entries adl_community4_vw[] = { + {GPP_E0, GPP_E21}, + {GPP_K0, GPP_K11}, + {GPP_F0, GPP_F23}, +}; + +static const struct pad_group adl_community5_groups[] = { + INTEL_GPP_BASE(GPP_D0, GPP_D0, GPP_GSPI3_THC1_CLK_LOOPBK, 448), /* GPP_D */ + INTEL_GPP(GPP_D0, GPP_JTAG_TDO, GPP_CPU_TRSTB), /* JTAG */ + INTEL_GPP(GPP_D0, GPP_HDACPU_SDI, GPP_C10_WAKE), /* CPU */ +}; + +static const struct pad_community adl_communities[] = { + [COMM_0] = { /* GPP I, R, J, vGPIO. vGPIO_0 */ + .port = PID_GPIOCOM0, + .cpu_port = PID_CPU_GPIOCOM0, + .first_pad = GPIO_COM0_START, + .last_pad = GPIO_COM0_END, + .num_gpi_regs = NUM_GPIO_COM0_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .pad_cfg_lock_offset = PAD_CFG_LOCK_OFFSET, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPP_IRJ", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpp, + .num_reset_vals = ARRAY_SIZE(rst_map_gpp), + .groups = adl_community0_groups, + .num_groups = ARRAY_SIZE(adl_community0_groups), + .vw_base = DEFAULT_VW_BASE, + .vw_entries = adl_community0_vw, + .num_vw_entries = ARRAY_SIZE(adl_community0_vw), + }, + [COMM_1] = { /* GPP B, G, H */ + .port = PID_GPIOCOM1, + .cpu_port = PID_CPU_GPIOCOM1, + .first_pad = GPIO_COM1_START, + .last_pad = GPIO_COM1_END, + .num_gpi_regs = NUM_GPIO_COM1_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .pad_cfg_lock_offset = PAD_CFG_LOCK_OFFSET, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPP_BGH", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpp, + .num_reset_vals = ARRAY_SIZE(rst_map_gpp), + .groups = adl_community1_groups, + .num_groups = ARRAY_SIZE(adl_community1_groups), + .vw_base = DEFAULT_VW_BASE, + .vw_entries = adl_community1_vw, + .num_vw_entries = ARRAY_SIZE(adl_community1_vw), + }, + [COMM_2] = { /* GPD */ + .port = PID_GPIOCOM2, + .first_pad = GPIO_COM2_START, + .last_pad = GPIO_COM2_END, + .num_gpi_regs = NUM_GPIO_COM2_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .pad_cfg_lock_offset = PAD_CFG_LOCK_OFFSET, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPD", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpd, + .num_reset_vals = ARRAY_SIZE(rst_map_gpd), + .groups = adl_community2_groups, + .num_groups = ARRAY_SIZE(adl_community2_groups), + }, + [COMM_3] = { /* SPI0, GPP A, C */ + .port = PID_GPIOCOM3, + .cpu_port = PID_CPU_GPIOCOM3, + .first_pad = GPIO_COM3_START, + .last_pad = GPIO_COM3_END, + .num_gpi_regs = NUM_GPIO_COM3_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPP_AC", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpp, + .num_reset_vals = ARRAY_SIZE(rst_map_gpp), + .groups = adl_community3_groups, + .num_groups = ARRAY_SIZE(adl_community3_groups), + .vw_base = DEFAULT_VW_BASE, + .vw_entries = adl_community3_vw, + .num_vw_entries = ARRAY_SIZE(adl_community3_vw), + }, + [COMM_4] = { /* GPP S, E, K, F */ + .port = PID_GPIOCOM4, + .cpu_port = PID_CPU_GPIOCOM4, + .first_pad = GPIO_COM4_START, + .last_pad = GPIO_COM4_END, + .num_gpi_regs = NUM_GPIO_COM4_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .pad_cfg_lock_offset = PAD_CFG_LOCK_OFFSET, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPP_SEKF", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpp, + .num_reset_vals = ARRAY_SIZE(rst_map_gpp), + .groups = adl_community4_groups, + .num_groups = ARRAY_SIZE(adl_community4_groups), + .vw_base = DEFAULT_VW_BASE, + .vw_entries = adl_community4_vw, + .num_vw_entries = ARRAY_SIZE(adl_community4_vw), + }, + [COMM_5] = { /* GPP D, JTAG, CPU */ + .port = PID_GPIOCOM5, + .cpu_port = PID_CPU_GPIOCOM5, + .first_pad = GPIO_COM5_START, + .last_pad = GPIO_COM5_END, + .num_gpi_regs = NUM_GPIO_COM5_GPI_REGS, + .pad_cfg_base = PAD_CFG_BASE, + .pad_cfg_lock_offset = PAD_CFG_LOCK_OFFSET, + .host_own_reg_0 = HOSTSW_OWN_REG_0, + .gpi_int_sts_reg_0 = GPI_INT_STS_0, + .gpi_int_en_reg_0 = GPI_INT_EN_0, + .gpi_smi_sts_reg_0 = GPI_SMI_STS_0, + .gpi_smi_en_reg_0 = GPI_SMI_EN_0, + .max_pads_per_group = GPIO_MAX_NUM_PER_GROUP, + .name = "GPP_D", + .acpi_path = "\\_SB.PCI0.GPIO", + .reset_map = rst_map_gpp, + .num_reset_vals = ARRAY_SIZE(rst_map_gpp), + .groups = adl_community5_groups, + .num_groups = ARRAY_SIZE(adl_community5_groups), + } +}; + +const struct pad_community *soc_gpio_get_community(size_t *num_communities) +{ + *num_communities = ARRAY_SIZE(adl_communities); + return adl_communities; +} + +const struct pmc_to_gpio_route *soc_pmc_gpio_routes(size_t *num) +{ + static const struct pmc_to_gpio_route routes[] = { + { PMC_GPP_I, GPP_I }, + { PMC_GPP_R, GPP_R }, + { PMC_GPP_J, GPP_J }, + { PMC_GPD, GPD }, + { PMC_GPP_D, GPP_D }, + { PMC_GPP_S, GPP_S }, + { PMC_GPP_E, GPP_E }, + { PMC_GPP_K, GPP_K }, + { PMC_GPP_F, GPP_F }, + { PMC_GPP_A, GPP_A }, + { PMC_GPP_C, GPP_C }, + { PMC_GPP_B, GPP_B }, + { PMC_GPP_G, GPP_G }, + { PMC_GPP_H, GPP_H }, + }; + *num = ARRAY_SIZE(routes); + return routes; +}; diff --git a/src/soc/intel/alderlake/include/soc/gpio.h b/src/soc/intel/alderlake/include/soc/gpio.h index 407c3b757f..14338e9024 100644 --- a/src/soc/intel/alderlake/include/soc/gpio.h +++ b/src/soc/intel/alderlake/include/soc/gpio.h @@ -3,17 +3,22 @@ #ifndef _SOC_ALDERLAKE_GPIO_H_ #define _SOC_ALDERLAKE_GPIO_H_ +#if CONFIG(SOC_INTEL_ALDERLAKE_PCH_S) +#include <soc/gpio_defs_pch_s.h> +#define CROS_GPIO_NAME "INTC1056" +#define CROS_GPIO_DEVICE_NAME "INTC1056:00" +#elif CONFIG(SOC_INTEL_ALDERLAKE_PCH_N) #include <soc/gpio_defs.h> -#include <intelblocks/gpio.h> - -#if CONFIG(SOC_INTEL_ALDERLAKE_PCH_N) #define CROS_GPIO_NAME "INTC1057" #define CROS_GPIO_DEVICE_NAME "INTC1057:00" #else +#include <soc/gpio_defs.h> #define CROS_GPIO_NAME "INTC1055" #define CROS_GPIO_DEVICE_NAME "INTC1055:00" #endif +#include <intelblocks/gpio.h> + /* Enable GPIO community power management configuration */ #define MISCCFG_GPIO_PM_CONFIG_BITS (MISCCFG_GPVNNREQEN | \ MISCCFG_GPPGCBDPCGEN | MISCCFG_GPSIDEDPCGEN | \ diff --git a/src/soc/intel/alderlake/include/soc/gpio_defs_pch_s.h b/src/soc/intel/alderlake/include/soc/gpio_defs_pch_s.h new file mode 100644 index 0000000000..a2ab413267 --- /dev/null +++ b/src/soc/intel/alderlake/include/soc/gpio_defs_pch_s.h @@ -0,0 +1,330 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ + +#ifndef _SOC_ALDERLAKE_GPIO_DEFS_PCH_S_H_ +#define _SOC_ALDERLAKE_GPIO_DEFS_PCH_S_H_ + +#ifndef __ACPI__ +#include <stddef.h> +#endif +#include <soc/gpio_soc_defs_pch_s.h> + +#define GPIO_NUM_PAD_CFG_REGS 4 /* DW0, DW1, DW2, DW3 */ + +#define NUM_GPIO_COMx_GPI_REGS(n) \ + (ALIGN_UP((n), GPIO_MAX_NUM_PER_GROUP) / GPIO_MAX_NUM_PER_GROUP) + +#define NUM_GPIO_COM0_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM0_PADS) +#define NUM_GPIO_COM1_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM1_PADS) +#define NUM_GPIO_COM2_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM2_PADS) +#define NUM_GPIO_COM3_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM3_PADS) +#define NUM_GPIO_COM4_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM4_PADS) +#define NUM_GPIO_COM5_GPI_REGS NUM_GPIO_COMx_GPI_REGS(NUM_GPIO_COM5_PADS) + +#define NUM_GPI_STATUS_REGS \ + ((NUM_GPIO_COM0_GPI_REGS) +\ + (NUM_GPIO_COM1_GPI_REGS) +\ + (NUM_GPIO_COM2_GPI_REGS) +\ + (NUM_GPIO_COM4_GPI_REGS) +\ + (NUM_GPIO_COM5_GPI_REGS)) + +#define PAD_CFG_LOCK_OFFSET 0x110 + +/* + * IOxAPIC IRQs for the GPIOs + */ + +/* Group I */ +#define GPP_I0_IRQ 0x18 +#define GPP_I1_IRQ 0x19 +#define GPP_I2_IRQ 0x1A +#define GPP_I3_IRQ 0x1B +#define GPP_I4_IRQ 0x1C +#define GPP_I5_IRQ 0x1D +#define GPP_I6_IRQ 0x1E +#define GPP_I7_IRQ 0x20 +#define GPP_I8_IRQ 0x21 +#define GPP_I9_IRQ 0x22 +#define GPP_I10_IRQ 0x23 +#define GPP_I11_IRQ 0x24 +#define GPP_I12_IRQ 0x25 +#define GPP_I13_IRQ 0x26 +#define GPP_I14_IRQ 0x27 +#define GPP_I15_IRQ 0x28 +#define GPP_I16_IRQ 0x29 +#define GPP_I17_IRQ 0x2A +#define GPP_I18_IRQ 0x2B +#define GPP_I19_IRQ 0x2C +#define GPP_I20_IRQ 0x2D +#define GPP_I21_IRQ 0x2E +#define GPP_I22_IRQ 0x30 + +/* Group R */ +#define GPP_R0_IRQ 0x31 +#define GPP_R1_IRQ 0x32 +#define GPP_R2_IRQ 0x33 +#define GPP_R3_IRQ 0x34 +#define GPP_R4_IRQ 0x35 +#define GPP_R5_IRQ 0x36 +#define GPP_R6_IRQ 0x37 +#define GPP_R7_IRQ 0x38 +#define GPP_R8_IRQ 0x39 +#define GPP_R9_IRQ 0x3A +#define GPP_R10_IRQ 0x3B +#define GPP_R11_IRQ 0x3C +#define GPP_R12_IRQ 0x3D +#define GPP_R13_IRQ 0x3E +#define GPP_R14_IRQ 0x3F +#define GPP_R15_IRQ 0x40 +#define GPP_R16_IRQ 0x41 +#define GPP_R17_IRQ 0x42 +#define GPP_R18_IRQ 0x43 +#define GPP_R19_IRQ 0x44 +#define GPP_R20_IRQ 0x45 +#define GPP_R21_IRQ 0x46 + +/* Group J */ +#define GPP_J0_IRQ 0x47 +#define GPP_J1_IRQ 0x48 +#define GPP_J2_IRQ 0x49 +#define GPP_J3_IRQ 0x4A +#define GPP_J4_IRQ 0x4B +#define GPP_J5_IRQ 0x4C +#define GPP_J6_IRQ 0x4D +#define GPP_J7_IRQ 0x4E +#define GPP_J8_IRQ 0x50 +#define GPP_J9_IRQ 0x51 +#define GPP_J10_IRQ 0x52 +#define GPP_J11_IRQ 0x53 + +/* Group B */ +#define GPP_B0_IRQ 0x50 +#define GPP_B1_IRQ 0x51 +#define GPP_B2_IRQ 0x52 +#define GPP_B3_IRQ 0x53 +#define GPP_B4_IRQ 0x54 +#define GPP_B5_IRQ 0x55 +#define GPP_B6_IRQ 0x56 +#define GPP_B7_IRQ 0x57 +#define GPP_B8_IRQ 0x58 +#define GPP_B9_IRQ 0x59 +#define GPP_B10_IRQ 0x5A +#define GPP_B11_IRQ 0x5B +#define GPP_B12_IRQ 0x5C +#define GPP_B13_IRQ 0x5D +#define GPP_B14_IRQ 0x5E +#define GPP_B15_IRQ 0x5F +#define GPP_B16_IRQ 0x60 +#define GPP_B17_IRQ 0x61 +#define GPP_B18_IRQ 0x62 +#define GPP_B19_IRQ 0x63 +#define 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a/src/soc/intel/alderlake/include/soc/gpio_soc_defs_pch_s.h b/src/soc/intel/alderlake/include/soc/gpio_soc_defs_pch_s.h new file mode 100644 index 0000000000..704b9a7233 --- /dev/null +++ b/src/soc/intel/alderlake/include/soc/gpio_soc_defs_pch_s.h @@ -0,0 +1,525 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +#ifndef _SOC_ALDERLAKE_GPIO_SOC_DEFS_PCH_S_H_ +#define _SOC_ALDERLAKE_GPIO_SOC_DEFS_PCH_S_H_ + +#define INC(x) ((x) + 1) +/* + * Most of the fixed numbers and macros are based on the GPP groups. + * The GPIO groups are accessed through register blocks called + * communities. + * + * Refer to Alder Lake PCH-S EDS Chapter 26, MISCCFG register offset 0x10 + * for each GPIO community to get GPIO group to GPE_DWx assignment. + */ +#define GPP_I 0x0 +#define GPP_R INC(GPP_I) +#define GPP_J INC(GPP_R) +#define GPP_VPGIO INC(GPP_J) +#define GPD INC(GPP_VPGIO) +#define GPP_D INC(GPD) +#define GPP_S INC(GPP_D) +#define GPP_E INC(GPP_S) +#define GPP_K INC(GPP_E) +#define GPP_F INC(GPP_K) +#define GPP_A INC(GPP_F) +#define GPP_C INC(GPP_A) +#define GPP_B INC(GPP_C) +#define GPP_G INC(GPP_B) +#define GPP_H INC(GPP_G) + +#define GPIO_MAX_NUM_PER_GROUP 26 + +#define COMM_0 0 +#define COMM_1 INC(COMM_0) +#define COMM_2 INC(COMM_1) +#define COMM_3 INC(COMM_2) +#define COMM_4 INC(COMM_3) +#define COMM_5 INC(COMM_4) + +/* Group I */ +#define GPP_I0 0 +#define GPP_I1 INC(GPP_I0) +#define GPP_I2 INC(GPP_I1) +#define GPP_I3 INC(GPP_I2) +#define GPP_I4 INC(GPP_I3) +#define GPP_I5 INC(GPP_I4) +#define GPP_I6 INC(GPP_I5) +#define GPP_I7 INC(GPP_I6) +#define GPP_I8 INC(GPP_I7) +#define GPP_I9 INC(GPP_I8) +#define GPP_I10 INC(GPP_I9) +#define GPP_I11 INC(GPP_I10) +#define GPP_I12 INC(GPP_I11) +#define GPP_I13 INC(GPP_I12) +#define GPP_I14 INC(GPP_I13) +#define GPP_I15 INC(GPP_I14) +#define GPP_I16 INC(GPP_I15) +#define GPP_I17 INC(GPP_I16) +#define GPP_I18 INC(GPP_I17) +#define GPP_I19 INC(GPP_I18) +#define GPP_I20 INC(GPP_I19) +#define GPP_I21 INC(GPP_I20) +#define GPP_I22 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+#define GPP_J5 INC(GPP_J4) +#define GPP_J6 INC(GPP_J5) +#define GPP_J7 INC(GPP_J6) +#define GPP_J8 INC(GPP_J7) +#define GPP_J9 INC(GPP_J8) +#define GPP_J10 INC(GPP_J9) +#define GPP_J11 INC(GPP_J10) + +/* Group vGPIO */ +#define VGPIO_0 INC(GPP_J11) +#define VGPIO_4 INC(VGPIO_0) +#define VGPIO_5 INC(VGPIO_4) +#define VGPIO_6 INC(VGPIO_5) +#define VGPIO_7 INC(VGPIO_6) +#define VGPIO_8 INC(VGPIO_7) +#define VGPIO_9 INC(VGPIO_8) +#define VGPIO_10 INC(VGPIO_9) +#define VGPIO_11 INC(VGPIO_10) +#define VGPIO_12 INC(VGPIO_11) +#define VGPIO_13 INC(VGPIO_12) +#define VGPIO_18 INC(VGPIO_13) +#define VGPIO_19 INC(VGPIO_18) +#define VGPIO_20 INC(VGPIO_19) +#define VGPIO_21 INC(VGPIO_20) +#define VGPIO_22 INC(VGPIO_21) +#define VGPIO_23 INC(VGPIO_22) +#define VGPIO_24 INC(VGPIO_23) +#define VGPIO_25 INC(VGPIO_24) +#define VGPIO_30 INC(VGPIO_25) +#define VGPIO_31 INC(VGPIO_30) +#define VGPIO_32 INC(VGPIO_31) +#define VGPIO_33 INC(VGPIO_32) +#define VGPIO_34 INC(VGPIO_33) +#define VGPIO_35 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SPI */ +#define GPP_SPI0_IO_2 INC(GPD_DRAM_RESETB) +#define GPP_SPI0_IO_3 INC(GPP_SPI0_IO_2) +#define GPP_SPI0_MOSI_IO_0 INC(GPP_SPI0_IO_3) +#define GPP_SPI0_MISO_IO_1 INC(GPP_SPI0_MOSI_IO_0) +#define GPP_SPI0_TPM_CSB INC(GPP_SPI0_MISO_IO_1) +#define GPP_SPI0_FLASH_0_CSB INC(GPP_SPI0_TPM_CSB) +#define GPP_SPI0_FLASH_1_CSB INC(GPP_SPI0_FLASH_0_CSB) +#define GPP_SPI0_CLK INC(GPP_SPI0_FLASH_1_CSB) +#define GPP_SPI0_CLK_LOOPBK INC(GPP_SPI0_CLK) + +/* Group A */ +#define GPP_A0 INC(GPP_SPI0_CLK_LOOPBK) +#define GPP_A1 INC(GPP_A0) +#define GPP_A2 INC(GPP_A1) +#define GPP_A3 INC(GPP_A2) +#define GPP_A4 INC(GPP_A3) +#define GPP_A5 INC(GPP_A4) +#define GPP_A6 INC(GPP_A5) +#define GPP_A7 INC(GPP_A6) +#define GPP_A8 INC(GPP_A7) +#define GPP_A9 INC(GPP_A8) +#define GPP_A10 INC(GPP_A9) +#define GPP_A11 INC(GPP_A10) +#define GPP_A12 INC(GPP_A11) +#define GPP_A13 INC(GPP_A12) +#define GPP_A14 INC(GPP_A13) +#define GPP_ESPI_CLK_LOOPBK INC(GPP_A14) + +/* Group C */ +#define GPP_C0 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<intelblocks/pcie_rp.h> #include <option.h> -#include <soc/gpio_soc_defs.h> +#include <soc/gpio.h> #include <soc/iomap.h> #include <soc/msr.h> #include <soc/pci_devs.h> |