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diff --git a/src/mainboard/scaleway/tagada/hsio.c b/src/mainboard/scaleway/tagada/hsio.c index fa17130075..a8a2035f26 100644 --- a/src/mainboard/scaleway/tagada/hsio.c +++ b/src/mainboard/scaleway/tagada/hsio.c @@ -2,7 +2,7 @@ * This file is part of the coreboot project. * * Copyright (C) 2017 Intel Corporation. - * Copyright (C) 2017 Online SAS. + * Copyright (C) 2017 - 2018 Online SAS. * * This program is free software; you can redistribute it and/or modify * it under the terms of the GNU General Public License as published by @@ -14,23 +14,13 @@ * GNU General Public License for more details. */ -#include <harcuvar_boardid.h> #include <hsio.h> #include <soc/fiamux.h> size_t mainboard_get_hsio_config(BL_HSIO_INFORMATION **p_hsio_config) { - uint8_t boardid = board_id(); size_t num; - switch (boardid) { - case BoardIdHarcuvar: - num = ARRAY_SIZE(harcuvar_hsio_config); - (*p_hsio_config) = (BL_HSIO_INFORMATION *)harcuvar_hsio_config; - break; - default: - num = 0; - (*p_hsio_config) = NULL; - break; - } + num = ARRAY_SIZE(tagada_hsio_config); + (*p_hsio_config) = (BL_HSIO_INFORMATION *)tagada_hsio_config; return num; } diff --git a/src/mainboard/scaleway/tagada/hsio.h b/src/mainboard/scaleway/tagada/hsio.h index ce059fd8fd..e49fefd23f 100644 --- a/src/mainboard/scaleway/tagada/hsio.h +++ b/src/mainboard/scaleway/tagada/hsio.h @@ -2,6 +2,7 @@ * This file is part of the coreboot project. * * Copyright (C) 2016-2017 Intel Corporation. + * Copyright (C) 2017 - 2018 Online SAS. * * This program is free software; you can redistribute it and/or modify * it under the terms of the GNU General Public License as published by @@ -20,605 +21,611 @@ #include <fsp/util.h> #ifndef __ACPI__ -const BL_HSIO_INFORMATION harcuvar_hsio_config[] = { +const BL_HSIO_INFORMATION tagada_hsio_config[] = { /* * Supported Lanes: * 20 * * Bifurcation: - * PCIE cluster #0: x8 - * PCIE cluster #1: x4x4 + * PCIE cluster #0: x4x4 + * PCIE cluster #1: x2x2x2x2 (used for M2) * * FIA MUX config: - * Lane[00:07]->x8 PCIE slot - * Lane[08:11]->a x4 PCIe slot - * Lane[12:15]->a 2nd x4 PCIe slot - * Lane[16]->a SATA connector with pin7 to 5V adapter capable - * Lane[17:18] -> 2 SATA connectors + * Lane[00:03]-> disconnected + * Lane[08:11]-> 4 SATA side connectors + * Lane[12:15]-> 4 PCIe or 2 SATA (12,14) on M2 Connectors. + * M2 modules are detected; configuration updated by coreboot * Lane[19]->USB3 rear I/O panel connector */ - /* SKU HSIO 20 (pcie [0-15] sata [16-18] usb [19]) */ + /* SKU HSIO 20 (pcie [12-15] sata [8-11,12,14] usb [19]) */ {BL_SKU_HSIO_20, - {PCIE_BIF_CTRL_x8, PCIE_BIF_CTRL_x4x4}, + {PCIE_BIF_CTRL_x4x4, PCIE_BIF_CTRL_x2x2x2x2}, {/* ME_FIA_MUX_CONFIG */ - {BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE00) | - BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE01) | - BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE02) | - BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE03) | - BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE04) | - BL_FIA_LANE_CONFIG(BL_ME_FIA_MUX_LANE_PCIE, BL_FIA_LANE05) | - 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BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, - BL_FIA_PCIE_ROOT_PORT_3) | + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, + BL_FIA_PCIE_ROOT_PORT_3) | BL_FIA_PCIE_ROOT_PORT_CONFIG( - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, - BL_FIA_PCIE_ROOT_PORT_4) | + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, + BL_FIA_PCIE_ROOT_PORT_4) | BL_FIA_PCIE_ROOT_PORT_CONFIG( - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, - BL_FIA_PCIE_ROOT_PORT_5) | + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, + BL_FIA_PCIE_ROOT_PORT_5) | BL_FIA_PCIE_ROOT_PORT_CONFIG( - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, - BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, - BL_FIA_PCIE_ROOT_PORT_6) | + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH, + BL_ME_FIA_PCIE_ROOT_PORT_LINK_WIDTH_BICTRL, + BL_FIA_PCIE_ROOT_PORT_6) | BL_FIA_PCIE_ROOT_PORT_CONFIG( - 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