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diff --git a/src/vendorcode/amd/agesa/Proc/CPU/Family/0x14/F14MicrocodePatch0500000B_Unenc.c b/src/vendorcode/amd/agesa/Proc/CPU/Family/0x14/F14MicrocodePatch0500000B_Unenc.c deleted file mode 100644 index 463477f03c..0000000000 --- a/src/vendorcode/amd/agesa/Proc/CPU/Family/0x14/F14MicrocodePatch0500000B_Unenc.c +++ /dev/null @@ -1,1461 +0,0 @@ -/* $NoKeywords:$ */ -/** - * @file - * - * AMD Family_14 Microcode patch. - * - * Fam14 Microcode Patch rev 0500000B for 5800 or equivalent. - * - * @xrefitem bom "File Content Label" "Release Content" - * @e project: AGESA - * @e sub-project: CPU/FAMILY/0x14 - * @e \$Revision: 34897 $ @e \$Date: 2010-07-14 10:07:10 +0800 (Wed, 14 Jul 2010) $ - * - */ -/* - ***************************************************************************** - * - * Copyright (c) 2011, Advanced Micro Devices, Inc. - * All rights reserved. - * - * Redistribution and use in source and binary forms, with or without - * modification, are permitted provided that the following conditions are met: - * * Redistributions of source code must retain the above copyright - * notice, this list of conditions and the following disclaimer. - * * Redistributions in binary form must reproduce the above copyright - * notice, this list of conditions and the following disclaimer in the - * documentation and/or other materials provided with the distribution. - * * Neither the name of Advanced Micro Devices, Inc. nor the names of - * its contributors may be used to endorse or promote products derived - * from this software without specific prior written permission. - * - * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND - * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED - * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE - * DISCLAIMED. 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D0F0x64_x1C.Field.PcieDis = 0x0; //LN/ON A0 (MSI) GnbLibPciRMW (MAKE_SBDFO (0, 0, 1, 0, 0x4), AccessS3SaveWidth32, 0xffffffff, BIT2, GnbLibGetHeader (Gfx)); } @@ -182,7 +180,6 @@ GfxStrapsInit ( } D0F0x64_x1C.Field.AudioEn = Gfx->GnbHdAudio; D0F0x64_x1C.Field.F0En = 0x1; -// D0F0x64_x1C.Field.F0BarEn = 0x1; //Keep re-sizable bar disabled at 0 due to silicon bug D0F0x64_x1C.Field.RegApSize = 0x1; if (Gfx->UmaInfo.UmaSize > 128 * 0x100000) { @@ -315,10 +312,4 @@ GfxSetIdleVoltageMode ( IN GFX_PLATFORM_CONFIG *Gfx ) { - FCRxFF30_0191_STRUCT FCRxFF30_0191; - NbSmuSrbmRegisterRead (FCRxFF30_0191_ADDRESS, &FCRxFF30_0191.Value, GnbLibGetHeader (Gfx)); - FCRxFF30_0191.Field.GfxIdleVoltChgEn = 0x1; - FCRxFF30_0191.Field.GfxIdleVoltChgMode = (Gfx->GfxFusedOff || Gfx->UmaInfo.UmaMode != UMA_NONE) ? 0x0 : 0x1; - NbSmuSrbmRegisterWrite (FCRxFF30_0191_ADDRESS, &FCRxFF30_0191.Value, TRUE, GnbLibGetHeader (Gfx)); - } diff --git a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbNbInitLibV1/GnbNbInitLibV1.c b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbNbInitLibV1/GnbNbInitLibV1.c index f2ba2cf0da..468e57f74c 100644 --- a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbNbInitLibV1/GnbNbInitLibV1.c +++ b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbNbInitLibV1/GnbNbInitLibV1.c @@ -158,10 +158,10 @@ GnbLpcDmaDeadlockPrevention ( // For GPP Link core, enable special NP memory write protocol on the processor side PCIE controller GnbLibPciIndirectRMW ( NbPciAddress.AddressValue | D0F0xE0_ADDRESS, - CORE_SPACE (1, D0F0xE4_CORE_0010_ADDRESS), + CORE_SPACE (1, 0x10), AccessWidth32, 0xFFFFFFFF, - 1 << D0F0xE4_CORE_0010_UmiNpMemWrite_OFFSET, + 1 << 9, StdHeader ); @@ -244,4 +244,4 @@ GnbLock ( TRUE, StdHeader ); -}
\ No newline at end of file +} diff --git a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PciePortServices.c b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PciePortServices.c index 31d5f5a0db..b2c490f122 100644 --- a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PciePortServices.c +++ b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PciePortServices.c @@ -144,9 +144,9 @@ PcieLinkInitHotplug ( ); PcieRegisterWriteField ( PcieEngineGetParentWrapper (Engine), - CORE_SPACE (Engine->Type.Port.CoreId, D0F0xE4_CORE_0010_ADDRESS), - D0F0xE4_CORE_0010_LcHotPlugDelSel_OFFSET, - D0F0xE4_CORE_0010_LcHotPlugDelSel_WIDTH, + CORE_SPACE (Engine->Type.Port.CoreId, 0x10), + 1, + 3, 0x5, TRUE, Pcie diff --git a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieTopologyServices.c b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieTopologyServices.c index e45ecc67a1..2bddde40f1 100644 --- a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieTopologyServices.c +++ b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieTopologyServices.c @@ -525,29 +525,22 @@ PcieTopologyInitSrbmReset ( IN PCIe_PLATFORM_CONFIG *Pcie ) { - D0F0xE4_WRAP_8063_STRUCT D0F0xE4_WRAP_8063; - D0F0xE4_WRAP_8063.Value = PcieRegisterRead ( + UINT32 pcireg; + UINT32 regmask = 0x7030;; + pcireg = PcieRegisterRead ( Wrapper, - WRAP_SPACE (Wrapper->WrapId, D0F0xE4_WRAP_8063_ADDRESS), + WRAP_SPACE (Wrapper->WrapId, 0x8063), Pcie ); if (SrbmResetEnable) { - D0F0xE4_WRAP_8063.Field.ResetSrbm0En = 0x1; - D0F0xE4_WRAP_8063.Field.ResetSrbm1En = 0x1; - D0F0xE4_WRAP_8063.Field.ResetSrbmNbEn = 0x1; - D0F0xE4_WRAP_8063.Field.ResetSrbmGfxEn = 0x1; - D0F0xE4_WRAP_8063.Field.ResetSrbmDcEn = 0x1; + pcireg |= regmask; } else { - D0F0xE4_WRAP_8063.Field.ResetSrbm0En = 0x0; - D0F0xE4_WRAP_8063.Field.ResetSrbm1En = 0x0; - D0F0xE4_WRAP_8063.Field.ResetSrbmNbEn = 0x0; - D0F0xE4_WRAP_8063.Field.ResetSrbmGfxEn = 0x0; - D0F0xE4_WRAP_8063.Field.ResetSrbmDcEn = 0x0; + pcireg &= ~(regmask); } PcieRegisterWrite ( Wrapper, - WRAP_SPACE (Wrapper->WrapId, D0F0xE4_WRAP_8063_ADDRESS), - D0F0xE4_WRAP_8063.Value, + WRAP_SPACE (Wrapper->WrapId, 0x8063), + pcireg, FALSE, Pcie ); diff --git a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieUtilityLib.c b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieUtilityLib.c index 5a288a429c..ef868203dd 100644 --- a/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieUtilityLib.c +++ b/src/vendorcode/amd/agesa/Proc/GNB/Modules/GnbPcieInitLibV1/PcieUtilityLib.c @@ -424,9 +424,9 @@ PcieLockRegisters ( for (CoreId = Wrapper->StartPcieCoreId; CoreId <= Wrapper->EndPcieCoreId; CoreId++) { PcieRegisterWriteField ( Wrapper, - CORE_SPACE (CoreId, D0F0xE4_CORE_0010_ADDRESS), - D0F0xE4_CORE_0010_HwInitWrLock_OFFSET, - D0F0xE4_CORE_0010_HwInitWrLock_WIDTH, + CORE_SPACE (CoreId, 0x10), + 0, + 1, 0x1, TRUE, Pcie diff --git a/src/vendorcode/amd/agesa/Proc/GNB/PCIe/PcieInit.c b/src/vendorcode/amd/agesa/Proc/GNB/PCIe/PcieInit.c index 08588fdcda..8b49ad8973 100644 --- a/src/vendorcode/amd/agesa/Proc/GNB/PCIe/PcieInit.c +++ b/src/vendorcode/amd/agesa/Proc/GNB/PCIe/PcieInit.c @@ -112,14 +112,13 @@ PciePortsVisibilityControl ( PCIE_HOST_REGISTER_ENTRY CoreInitTable [] = { { D0F0xE4_CORE_0020_ADDRESS, - D0F0xE4_CORE_0020_CiRcOrderingDis_MASK | - D0F0xE4_CORE_0020_CiSlvOrderingDis_MASK, + D0F0xE4_CORE_0020_CiRcOrderingDis_MASK, (0x1 << D0F0xE4_CORE_0020_CiRcOrderingDis_OFFSET) }, { - D0F0xE4_CORE_0010_ADDRESS, - D0F0xE4_CORE_0010_RxUmiAdjPayloadSize_MASK, - (0x4 << D0F0xE4_CORE_0010_RxUmiAdjPayloadSize_OFFSET) + 0x10, + 0x1c00, + (0x4 << 10) }, { D0F0xE4_CORE_001C_ADDRESS, @@ -149,8 +148,7 @@ PCIE_HOST_REGISTER_ENTRY CoreInitTable [] = { }, { D0F0xE4_CORE_00B0_ADDRESS, - D0F0xE4_CORE_00B0_StrapF0MsiEn_MASK | - D0F0xE4_CORE_00B0_StrapF0AerEn_MASK, + D0F0xE4_CORE_00B0_StrapF0MsiEn_MASK, (0x1 << D0F0xE4_CORE_00B0_StrapF0MsiEn_OFFSET) } }; |