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| author | Naresh Solanki <naresh.solanki@9elements.com> | 2024-06-04 15:58:19 +0530 |
|---|---|---|
| committer | Lean Sheng Tan <sheng.tan@9elements.com> | 2024-06-05 11:03:51 +0000 |
| commit | d1459792a694e85e566ad008256bf64dc9f9f7b1 (patch) | |
| tree | 852d85c7a5a3fce9674fec2666bf20bc9e9ac3fb /src | |
| parent | 4e5655a7567cc9b34caec56f14ae5da56e04d5d3 (diff) | |
mb/ibm/sbp1: Update PCIe port slot number for NIC
Based on schematic, update slot number for PCIe port used for NIC
controller.
Change-Id: I7a1ead8f7e4588db45303041e60dbfe27ee12ea7
Signed-off-by: Naresh Solanki <naresh.solanki@9elements.com>
Reviewed-on: https://review.coreboot.org/c/coreboot/+/82899
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
Reviewed-by: Patrick Rudolph <patrick.rudolph@9elements.com>
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| -rw-r--r-- | src/mainboard/ibm/sbp1/romstage.c | 16 |
1 files changed, 8 insertions, 8 deletions
diff --git a/src/mainboard/ibm/sbp1/romstage.c b/src/mainboard/ibm/sbp1/romstage.c index 365d6b10ae..489f09f05b 100644 --- a/src/mainboard/ibm/sbp1/romstage.c +++ b/src/mainboard/ibm/sbp1/romstage.c @@ -70,11 +70,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = { CFG_UPD_PCIE_PORT(0, 1, 16), /* 37:07.0 RSSD16 */ CFG_UPD_PCIE_PORT(1, 0, 0), /* IOU3 (PE3): array index 25 ~ 32 IIO_BIFURCATE_x4x4x4x4 */ - CFG_UPD_PCIE_PORT(0, 0, 0), /* 48:01.0 - NIC2*/ + CFG_UPD_PCIE_PORT(0, 1, 37), /* 48:01.0 - NIC2*/ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), - CFG_UPD_PCIE_PORT(0, 0, 0), /* 48:05.0 - NIC1 */ + CFG_UPD_PCIE_PORT(0, 1, 33), /* 48:05.0 - NIC1 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), @@ -128,11 +128,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = { CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), /* IOU4 (PE4): array index 33 ~ 40 IIO_BIFURCATE_x4x4x4x4 */ - CFG_UPD_PCIE_PORT(0, 0, 0), /* 59:01.0 - NIC2 */ + CFG_UPD_PCIE_PORT(0, 1, 38), /* 59:01.0 - NIC2 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), - CFG_UPD_PCIE_PORT(0, 0, 0), /* 59:05.0 - NIC1 */ + CFG_UPD_PCIE_PORT(0, 1, 34), /* 59:05.0 - NIC1 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), @@ -159,11 +159,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = { CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), /* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */ - CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:01.0 - NIC1 */ + CFG_UPD_PCIE_PORT(0, 1, 35), /* 37:01.0 - NIC1 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), - CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:05.0 - NIC2 */ + CFG_UPD_PCIE_PORT(0, 1, 39), /* 37:05.0 - NIC2 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), @@ -208,11 +208,11 @@ sbp1_socket_config[CONFIG_MAX_SOCKET][IIO_PORT_SETTINGS] = { CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), /* IOU2 (PE2): array index 17 ~ 24 IIO_BIFURCATE_x4x4x4x4 */ - CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:01.0 - NIC1 */ + CFG_UPD_PCIE_PORT(0, 1, 36), /* 37:01.0 - NIC1 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), - CFG_UPD_PCIE_PORT(0, 0, 0), /* 37:05.0 - NIC2 */ + CFG_UPD_PCIE_PORT(0, 1, 40), /* 37:05.0 - NIC2 */ CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), CFG_UPD_PCIE_PORT(1, 0, 0), |