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| author | Felix Held <felix-coreboot@felixheld.de> | 2022-01-12 23:48:00 +0100 |
|---|---|---|
| committer | Felix Held <felix-coreboot@felixheld.de> | 2022-01-27 22:21:03 +0000 |
| commit | 9517ae9f699822682aeb9ed56e5445949cdeec2a (patch) | |
| tree | 4560ef03fbdfb700fad1d336d41ccdee71cb30a6 /src | |
| parent | 6b90511da4ad431251eecf62f1e3a105f3924c25 (diff) | |
soc/amd/sabrina: update pci_devs.h
Signed-off-by: Felix Held <felix-coreboot@felixheld.de>
Change-Id: Ic0226afd9e7fffd6bf196f06ee6c34b6b9c92f30
Reviewed-on: https://review.coreboot.org/c/coreboot/+/61092
Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
Reviewed-by: Marshall Dawson <marshalldawson3rd@gmail.com>
Diffstat (limited to 'src')
| -rw-r--r-- | src/soc/amd/sabrina/include/soc/pci_devs.h | 30 |
1 files changed, 2 insertions, 28 deletions
diff --git a/src/soc/amd/sabrina/include/soc/pci_devs.h b/src/soc/amd/sabrina/include/soc/pci_devs.h index 8e767926a8..52ecbd624b 100644 --- a/src/soc/amd/sabrina/include/soc/pci_devs.h +++ b/src/soc/amd/sabrina/include/soc/pci_devs.h @@ -1,7 +1,5 @@ /* SPDX-License-Identifier: GPL-2.0-only */ -/* TODO: Check if this is still correct */ - #ifndef AMD_SABRINA_PCI_DEVS_H #define AMD_SABRINA_PCI_DEVS_H @@ -20,22 +18,10 @@ #define IOMMU_DEVFN PCI_DEVFN(IOMMU_DEV, IOMMU_FUNC) #define SOC_IOMMU_DEV _SOC_DEV(IOMMU_DEV, IOMMU_FUNC) -/* PCIe GFX/GPP Bridge device 1 with up to 3 ports */ +/* PCIe GFX/GPP Bridge device 1 with no ports */ #define PCIE_GPP_BRIDGE_1_DEV 0x1 -#define PCIE_GPP_1_0_FUNC 1 -#define PCIE_GPP_1_0_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_0_FUNC) -#define SOC_GPP_1_0_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_0_FUNC) - -#define PCIE_GPP_1_1_FUNC 2 -#define PCIE_GPP_1_1_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_1_FUNC) -#define SOC_GPP_1_1_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_1_FUNC) - -#define PCIE_GPP_1_2_FUNC 3 -#define PCIE_GPP_1_2_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_2_FUNC) -#define SOC_GPP_1_2_DEV _SOC_DEV(PCIE_GPP_BRIDGE_1_DEV, PCIE_GPP_1_2_FUNC) - -/* PCIe GPP Bridge device 2 with up to 7 ports */ +/* PCIe GPP Bridge device 2 with up to 6 ports */ #define PCIE_GPP_BRIDGE_2_DEV 0x2 #define PCIE_GPP_2_0_FUNC 1 @@ -62,10 +48,6 @@ #define PCIE_GPP_2_5_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_5_FUNC) #define SOC_GPP_2_5_DEV _SOC_DEV(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_5_FUNC) -#define PCIE_GPP_2_6_FUNC 7 -#define PCIE_GPP_2_6_DEVFN PCI_DEVFN(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_6_FUNC) -#define SOC_GPP_2_6_DEV _SOC_DEV(PCIE_GPP_BRIDGE_2_DEV, PCIE_GPP_2_6_FUNC) - /* PCIe Bridges to Bus A, Bus B and Bus C devices */ #define PCIE_ABC_BRIDGE_DEV 0x8 @@ -101,14 +83,6 @@ #define PCIE_GPP_B_DEVFN PCI_DEVFN(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_B_FUNC) #define SOC_PCIE_GPP_B_DEV _SOC_DEV(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_B_FUNC) -#define SATA0_DEV 0x0 -#define SATA0_FUNC 0 -#define SATA0_DEVFN PCI_DEVFN(SATA0_DEV, SATA0_FUNC) - -#define SATA1_DEV 0x0 -#define SATA1_FUNC 1 -#define SATA1_DEVFN PCI_DEVFN(SATA1_DEV, SATA1_FUNC) - #define PCIE_ABC_C_FUNC 3 #define PCIE_GPP_C_DEVFN PCI_DEVFN(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_C_FUNC) #define SOC_PCIE_GPP_C_DEV _SOC_DEV(PCIE_ABC_BRIDGE_DEV, PCIE_ABC_C_FUNC) |