rockchip/rk3399 & gru/kevin: support sdram 933MHz on kevin

We should be running faster.  Faster = better.

BRANCH=None
BUG=chrome-os-partner:54873
TEST=Boot; stressapptest -M 1028 -s 10000

Change-Id: I7f855960af3142efb71cf9c15edd1da66084e9d8
Signed-off-by: Martin Roth <martinroth@chromium.org>
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Original-Signed-off-by: Lin Huang <hl@rock-chips.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/362822
Original-Reviewed-by: Douglas Anderson <dianders@chromium.org>
Original-Reviewed-by: Julius Werner <jwerner@chromium.org>
Reviewed-on: https://review.coreboot.org/16241
Tested-by: build bot (Jenkins)
Reviewed-by: Paul Menzel <paulepanter@users.sourceforge.net>
Reviewed-by: Furquan Shaikh <furquan@google.com>

4 files changed, 1573 insertions, 4 deletions

diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c
index 6403e98cdc..f34ebf182c 100644
--- a/src/mainboard/google/gru/sdram_configs.c
+++ b/src/mainboard/google/gru/sdram_configs.c
@@ -35,6 +35,9 @@ static struct rk3399_sdram_params sdram_configs[] = {
 
 /* 800MHz, disable odt */
 #include "sdram_inf/sdram-lpddr3-hynix-4GB-800-no-odt.inc"
+
+/* 933MHz, enable odt 120o */
+#include "sdram_inf/sdram-lpddr3-hynix-4GB-933.inc"
 };
 
 enum dram_speeds {
@@ -43,6 +46,7 @@ enum dram_speeds {
 	dram_800MHz = 2,
 	dram_666MHz_NO_ODT = 3,
 	dram_800MHz_NO_ODT = 4,
+	dram_933MHz = 5,
 };
 
 static enum dram_speeds get_sdram_index(void)
@@ -59,8 +63,10 @@ static enum dram_speeds get_sdram_index(void)
 			return dram_200MHz;
 		case 3:
 			return dram_666MHz_NO_ODT;
-		default:
+		case 4:
 			return dram_800MHz;
+		default:
+			return dram_933MHz;
 		}
 
 	if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU))
diff --git a/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc
new file mode 100644
index 0000000000..fe1949e526
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc
@@ -0,0 +1,1563 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
+ * GNU General Public License for more details.
+ */
+
+{
+	{
+		{
+			.rank = 0x2,
+			.col = 0xA,
+			.bk = 0x3,
+			.bw = 0x2,
+			.dbw = 0x2,
+			.row_3_4 = 0x0,
+			.cs0_row = 0xF,
+			.cs1_row = 0xF,
+			.ddrconfig = 1,
+			{
+				{0x1d191519},
+				{0x14040808},
+				{0x00000002},
+				{0x00006226},
+				{0x00000054},
+				0x00000000
+			}
+		},
+		{
+			.rank = 0x2,
+			.col = 0xA,
+			.bk = 0x3,
+			.bw = 0x2,
+			.dbw = 0x2,
+			.row_3_4 = 0x0,
+			.cs0_row = 0xF,
+			.cs1_row = 0xF,
+			.ddrconfig = 1,
+			{
+				{0x1d191519},
+				{0x14040808},
+				{0x00000002},
+				{0x00006226},
+				{0x00000054},
+				0x00000000
+			}
+		}
+	},
+	.ddr_freq = 933*MHz,
+	.dramtype = LPDDR3,
+	.num_channels = 2,
+	.stride = 13,
+	.odt = 1,
+	{
+		{
+			0x00000700,	/* DENALI_CTL_00_DATA */
+			0x00000000,	/* DENALI_CTL_01_DATA */
+			0x00000000,	/* DENALI_CTL_02_DATA */
+			0x00000000,	/* DENALI_CTL_03_DATA */
+			0x00000000,	/* DENALI_CTL_04_DATA */
+			0x0000005e,	/* DENALI_CTL_05_DATA */
+			0x0002d976,	/* DENALI_CTL_06_DATA */
+			0x000003a6,	/* DENALI_CTL_07_DATA */
+			0x0000247a,	/* DENALI_CTL_08_DATA */
+			0x0000005e,	/* DENALI_CTL_09_DATA */
+			0x0002d976,	/* DENALI_CTL_10_DATA */
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+			0x0000247a,	/* DENALI_CTL_12_DATA */
+			0x0000005e,	/* DENALI_CTL_13_DATA */
+			0x0002d976,	/* DENALI_CTL_14_DATA */
+			0x000003a6,	/* DENALI_CTL_15_DATA */
+			0x0100247a,	/* DENALI_CTL_16_DATA */
+			0x00000000,	/* DENALI_CTL_17_DATA */
+			0x00000101,	/* DENALI_CTL_18_DATA */
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+			0x3b0a0004,	/* DENALI_CTL_26_DATA */
+			0x2f110828,	/* DENALI_CTL_27_DATA */
+			0x283b0a00,	/* DENALI_CTL_28_DATA */
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+			0x0a0a080f,	/* DENALI_CTL_34_DATA */
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+			0x110f1100,	/* DENALI_CTL_39_DATA */
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+			0x14000a0a,	/* DENALI_CTL_41_DATA */
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+			0x00141414,	/* DENALI_CTL_45_DATA */
+			0x00000000,	/* DENALI_CTL_46_DATA */
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+			0x00170017,	/* DENALI_CTL_54_DATA */
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+			0x00000000,	/* DENALI_CTL_56_DATA */
+			0x00000000,	/* DENALI_CTL_57_DATA */
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+			0x00ce00ce,	/* DENALI_CTL_60_DATA */
+			0x00ce00ce,	/* DENALI_CTL_61_DATA */
+			0x000000ce,	/* DENALI_CTL_62_DATA */
+			0x00000000,	/* DENALI_CTL_63_DATA */
+			0x00000000,	/* DENALI_CTL_64_DATA */
+			0x00000000,	/* DENALI_CTL_65_DATA */
+			0x00000000,	/* DENALI_CTL_66_DATA */
+			0x00000000,	/* DENALI_CTL_67_DATA */
+			0x00000000,	/* DENALI_CTL_68_DATA */
+			0x00000301,	/* DENALI_CTL_69_DATA */
+			0x00000001,	/* DENALI_CTL_70_DATA */
+			0x00000000,	/* DENALI_CTL_71_DATA */
+			0x00000000,	/* DENALI_CTL_72_DATA */
+			0x01000000,	/* DENALI_CTL_73_DATA */
+			0x80104002,	/* DENALI_CTL_74_DATA */
+			0x00040003,	/* DENALI_CTL_75_DATA */
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+			0x00050004,	/* DENALI_CTL_78_DATA */
+			0x00000004,	/* DENALI_CTL_79_DATA */
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+			0x38c40000,	/* DENALI_CTL_82_DATA */
+			0x00001c62,	/* DENALI_CTL_83_DATA */
+			0x1c6238c4,	/* DENALI_CTL_84_DATA */
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+			0x00000000,	/* DENALI_CTL_91_DATA */
+			0x02020200,	/* DENALI_CTL_92_DATA */
+			0x00020202,	/* DENALI_CTL_93_DATA */
+			0x00030200,	/* DENALI_CTL_94_DATA */
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+			0x02000407,	/* DENALI_CTL_97_DATA */
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+			0x20040020,	/* DENALI_CTL_109_DATA */
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+			0x00000000,	/* DENALI_PHY_956_DATA */
+			0x01010000,	/* DENALI_PHY_957_DATA */
+			0x00000000	/* DENALI_PHY_958_DATA */
+		}
+	},
+},
diff --git a/src/soc/rockchip/rk3399/clock.c b/src/soc/rockchip/rk3399/clock.c
index cfe363c681..ed9afda3ca 100644
--- a/src/soc/rockchip/rk3399/clock.c
+++ b/src/soc/rockchip/rk3399/clock.c
@@ -556,9 +556,9 @@ void rkclk_configure_ddr(unsigned int hz)
 		dpll_cfg = (struct pll_div)
 		{.refdiv = 1, .fbdiv = 100, .postdiv1 = 3, .postdiv2 = 1};
 		break;
-	case 928*MHz:
+	case 933*MHz:
 		dpll_cfg = (struct pll_div)
-		{.refdiv = 1, .fbdiv = 116, .postdiv1 = 3, .postdiv2 = 1};
+		{.refdiv = 3, .fbdiv = 350, .postdiv1 = 3, .postdiv2 = 1};
 		break;
 	default:
 		die("Unsupported SDRAM frequency, add to clock.c!");
diff --git a/src/soc/rockchip/rk3399/sdram.c b/src/soc/rockchip/rk3399/sdram.c
index 9587696992..9aa2952f94 100644
--- a/src/soc/rockchip/rk3399/sdram.c
+++ b/src/soc/rockchip/rk3399/sdram.c
@@ -992,7 +992,7 @@ void sdram_init(const struct rk3399_sdram_params *sdram_params)
 	printk(BIOS_INFO, "Starting SDRAM initialization...\n");
 
 	if ((dramtype == DDR3 && ddr_freq > 800*MHz) ||
-	    (dramtype == LPDDR3 && ddr_freq > 928*MHz) ||
+	    (dramtype == LPDDR3 && ddr_freq > 933*MHz) ||
 	    (dramtype == LPDDR4 && ddr_freq > 800*MHz))
 		die("SDRAM frequency is to high!");