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author | Shasha Zhao <Sarah_Zhao@asus.com> | 2016-11-14 20:10:55 +0800 |
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committer | Martin Roth <martinroth@google.com> | 2016-12-06 21:56:34 +0100 |
commit | 6bd75ec94204719f30f4aed22cc7460d6250e9aa (patch) | |
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parent | f00af5833abd0792429ffb28c551eedb7b59aafc (diff) |
Bob: add bob in coreboot
Add bob in coreboot and update as necessary.
1. Add bob HWID
2. Add supported memory source
BUG=chrome-os-partner:59454
BRANCH=firmware-gru-8785.B
TEST=Build firmware passed
Signed-off-by: Patrick Georgi <pgeorgi@chromium.org>
Change-Id: Iad03a293bdbbb89450f0fea0822e34a4be7064bf
Original-Commit-Id: bff788c71a43403bff2c23b38e69cc27fb869559
Original-Change-Id: I0dcf47eb911337b176f73759a2c70a9dbf4dc68b
Original-Signed-off-by: Shasha Zhao <Sarah_Zhao@asus.com>
Original-Reviewed-on: https://chromium-review.googlesource.com/411083
Original-Reviewed-by: Philip Chen <philipchen@chromium.org>
Original-(cherry picked from commit c5925dfcf59ac755a26182744b2bde59e41a37cf)
Original-Reviewed-on: https://chromium-review.googlesource.com/413744
Original-Reviewed-by: Julius Werner <jwerner@chromium.org>
Reviewed-on: https://review.coreboot.org/17678
Tested-by: build bot (Jenkins)
Reviewed-by: Martin Roth <martinroth@google.com>
-rw-r--r-- | src/mainboard/google/gru/Kconfig | 2 | ||||
-rw-r--r-- | src/mainboard/google/gru/Kconfig.name | 4 | ||||
-rw-r--r-- | src/mainboard/google/gru/mainboard.c | 2 | ||||
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-rw-r--r-- | src/mainboard/google/gru/sdram_configs.c | 26 | ||||
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-rw-r--r-- | src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-2GB-24EB.c | 1566 | ||||
-rw-r--r-- | src/mainboard/google/gru/sdram_params/sdram-lpddr3-samsung-4GB-04EB.c | 1566 |
10 files changed, 6309 insertions, 5 deletions
diff --git a/src/mainboard/google/gru/Kconfig b/src/mainboard/google/gru/Kconfig index f07bc82320..7ebae8d7d6 100644 --- a/src/mainboard/google/gru/Kconfig +++ b/src/mainboard/google/gru/Kconfig @@ -86,12 +86,14 @@ config CONSOLE_SERIAL_UART_ADDRESS ########################################################## config MAINBOARD_PART_NUMBER string + default "Bob" if BOARD_GOOGLE_BOB default "Gru" if BOARD_GOOGLE_GRU default "Kevin" if BOARD_GOOGLE_KEVIN config GBB_HWID string depends on CHROMEOS + default "BOB TEST 7422" if BOARD_GOOGLE_BOB default "GRU TEST 5431" if BOARD_GOOGLE_GRU default "KEVIN TEST 1422" if BOARD_GOOGLE_KEVIN diff --git a/src/mainboard/google/gru/Kconfig.name b/src/mainboard/google/gru/Kconfig.name index f3f2cef27c..0aba8fb86f 100644 --- a/src/mainboard/google/gru/Kconfig.name +++ b/src/mainboard/google/gru/Kconfig.name @@ -5,3 +5,7 @@ config BOARD_GOOGLE_KEVIN config BOARD_GOOGLE_GRU bool "Gru" select BOARD_GOOGLE_GRU_COMMON + +config BOARD_GOOGLE_BOB + bool "Bob" + select BOARD_GOOGLE_GRU_COMMON diff --git a/src/mainboard/google/gru/mainboard.c b/src/mainboard/google/gru/mainboard.c index dd986c4348..53bf51b71e 100644 --- a/src/mainboard/google/gru/mainboard.c +++ b/src/mainboard/google/gru/mainboard.c @@ -352,7 +352,7 @@ void mainboard_power_on_backlight(void) { gpio_output(GPIO(1, C, 1), 1); /* BL_EN */ - if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() == 0) + if ((IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB)) && board_id() == 0) enable_backlight_booster(); } diff --git a/src/mainboard/google/gru/pwm_regulator.c b/src/mainboard/google/gru/pwm_regulator.c index a81480a64d..1096e803d0 100644 --- a/src/mainboard/google/gru/pwm_regulator.c +++ b/src/mainboard/google/gru/pwm_regulator.c @@ -48,7 +48,8 @@ void pwm_regulator_configure(enum pwm_regulator pwm, int millivolt) voltage_min = PWM_DESIGN_VOLTAGE_MIN; voltage_max = PWM_DESIGN_VOLTAGE_MAX; if (!(IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) && board_id() < 6) && - !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2)) { + !(IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) && board_id() < 2) && + !(IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) && board_id() < 2)) { voltage_min = pwm_design_voltage_later[pwm][0]; voltage_max = pwm_design_voltage_later[pwm][1]; } diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c index aeb355e986..1cfef06189 100644 --- a/src/mainboard/google/gru/sdram_configs.c +++ b/src/mainboard/google/gru/sdram_configs.c @@ -23,13 +23,22 @@ #include <types.h> static const char *sdram_configs[] = { +#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) + "sdram-lpddr3-samsung-2GB-24EB", + "sdram-lpddr3-micron-2GB", + "sdram-lpddr3-samsung-4GB-04EB", + "sdram-lpddr3-micron-4GB", +#else "sdram-lpddr3-hynix-4GB-666", "sdram-lpddr3-hynix-4GB-800", "sdram-lpddr3-hynix-4GB-933", +#endif }; static struct rk3399_sdram_params params; +#if IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU) || \ + IS_ENABLED(CONFIG_BOARD_GOOGLE_KEVIN) enum dram_speeds { dram_666MHz = 0, dram_800MHz = 1, @@ -53,11 +62,28 @@ static enum dram_speeds get_sdram_index(void) if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU)) return dram_800MHz; } +#endif const struct rk3399_sdram_params *get_sdram_config() { +#if IS_ENABLED(CONFIG_BOARD_GOOGLE_BOB) + u32 ramcode = ram_code(); + + /* + * through schematic, ramid arrange like following: + * 0: sdram-lpddr3-samsung-2GB-24EB + * 2: sdram-lpddr3-micron-2GB + * 4: sdram-lpddr3-samsung-4GB-04EB + * 6: sdram-lpddr3-micron-4GB + */ + ramcode = ramcode / 2; + + if (cbfs_boot_load_struct(sdram_configs[ramcode], + ¶ms, sizeof(params)) != sizeof(params)) +#else if (cbfs_boot_load_struct(sdram_configs[get_sdram_index()], ¶ms, sizeof(params)) != sizeof(params)) +#endif die("Cannot load SDRAM parameter file!"); return ¶ms; } diff --git a/src/mainboard/google/gru/sdram_params/Makefile.inc b/src/mainboard/google/gru/sdram_params/Makefile.inc index 09367ba93c..f72cbe1646 100644 --- a/src/mainboard/google/gru/sdram_params/Makefile.inc +++ b/src/mainboard/google/gru/sdram_params/Makefile.inc @@ -15,9 +15,16 @@ sdram-params := -sdram-params += sdram-lpddr3-hynix-4GB-666 -sdram-params += sdram-lpddr3-hynix-4GB-800 -sdram-params += sdram-lpddr3-hynix-4GB-933 +ifeq ($(CONFIG_BOARD_GOOGLE_BOB),y) + sdram-params += sdram-lpddr3-micron-2GB + sdram-params += sdram-lpddr3-micron-4GB + sdram-params += sdram-lpddr3-samsung-2GB-24EB + sdram-params += sdram-lpddr3-samsung-4GB-04EB +else + sdram-params += sdram-lpddr3-hynix-4GB-666 + sdram-params += sdram-lpddr3-hynix-4GB-800 + sdram-params += sdram-lpddr3-hynix-4GB-933 +endif $(foreach params,$(sdram-params), \ $(eval cbfs-files-y += $(params)) \ diff --git a/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c new file mode 100644 index 0000000000..e41cdb8af1 --- /dev/null +++ b/src/mainboard/google/gru/sdram_params/sdram-lpddr3-micron-2GB.c @@ -0,0 +1,1566 @@ +/* + * This file is part of the coreboot project. + * + * This program is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; version 2 of the License. + * + * This program is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 MICRON MT52L256M32D1PF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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0x08002f11, /* DENALI_CTL_31_DATA */ + 0x00000a0a, /* DENALI_CTL_32_DATA */ + 0x0800ff4f, /* DENALI_CTL_33_DATA */ + 0x0a0a080f, /* DENALI_CTL_34_DATA */ + 0x0800ff4f, /* DENALI_CTL_35_DATA */ + 0x0a0a080f, /* DENALI_CTL_36_DATA */ + 0x0800ff4f, /* DENALI_CTL_37_DATA */ + 0x0203000f, /* DENALI_CTL_38_DATA */ + 0x110f1100, /* DENALI_CTL_39_DATA */ + 0x040f110f, /* DENALI_CTL_40_DATA */ + 0x14000a0a, /* DENALI_CTL_41_DATA */ + 0x03030a0a, /* DENALI_CTL_42_DATA */ + 0x00010003, /* DENALI_CTL_43_DATA */ + 0x03212121, /* DENALI_CTL_44_DATA */ + 0x00141414, /* DENALI_CTL_45_DATA */ + 0x00000000, /* DENALI_CTL_46_DATA */ + 0x03010000, /* DENALI_CTL_47_DATA */ + 0x0e3100c5, /* DENALI_CTL_48_DATA */ + 0x0e3100c5, /* DENALI_CTL_49_DATA */ + 0x0e3100c5, /* DENALI_CTL_50_DATA */ + 0x00000000, /* DENALI_CTL_51_DATA */ + 0x00080008, /* DENALI_CTL_52_DATA */ + 0x00170008, /* DENALI_CTL_53_DATA */ + 0x00170017, /* DENALI_CTL_54_DATA */ + 0x00111111, /* DENALI_CTL_55_DATA */ + 0x00000000, /* DENALI_CTL_56_DATA */ + 0x00000000, /* DENALI_CTL_57_DATA */ + 0x00000000, /* DENALI_CTL_58_DATA */ + 0x00ce0000, /* DENALI_CTL_59_DATA */ + 0x00ce00ce, /* DENALI_CTL_60_DATA */ + 0x00ce00ce, /* DENALI_CTL_61_DATA */ + 0x000000ce, /* DENALI_CTL_62_DATA */ + 0x00000000, /* DENALI_CTL_63_DATA */ + 0x00000000, /* DENALI_CTL_64_DATA */ + 0x00000000, /* DENALI_CTL_65_DATA */ + 0x00000000, /* DENALI_CTL_66_DATA */ + 0x00000000, /* DENALI_CTL_67_DATA */ + 0x00000000, /* DENALI_CTL_68_DATA */ + 0x00000301, /* DENALI_CTL_69_DATA */ + 0x00000001, /* DENALI_CTL_70_DATA */ + 0x00000000, /* DENALI_CTL_71_DATA */ + 0x00000000, /* DENALI_CTL_72_DATA */ + 0x01000000, /* DENALI_CTL_73_DATA */ + 0x80104002, /* DENALI_CTL_74_DATA */ + 0x00040003, /* DENALI_CTL_75_DATA */ + 0x00040005, /* DENALI_CTL_76_DATA */ + 0x00030000, /* DENALI_CTL_77_DATA */ + 0x00050004, /* DENALI_CTL_78_DATA */ + 0x00000004, /* DENALI_CTL_79_DATA */ + 0x00040003, /* DENALI_CTL_80_DATA */ + 0x00040005, /* DENALI_CTL_81_DATA */ + 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 MICRON MT52L512M32D2PF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 Samsung K4E8E324EB-EGCF chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x1, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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See the + * GNU General Public License for more details. + */ + +#include <soc/sdram.h> + +/* 2 Samsung K4E6E304EB-EGCE chips */ +struct rk3399_sdram_params params = { + { + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + }, + { + .rank = 0x2, + .col = 0xA, + .bk = 0x3, + .bw = 0x2, + .dbw = 0x2, + .row_3_4 = 0x0, + .cs0_row = 0xF, + .cs1_row = 0xF, + .ddrconfig = 1, + { + {0x801d181e}, + {0x17050a08}, + {0x00000002}, + {0x00006426}, + {0x0000004c}, + 0x00000000 + } + } + }, + .ddr_freq = 933*MHz, + .dramtype = LPDDR3, + .num_channels = 2, + .stride = 13, + .odt = 1, + { + { + 0x00000700, /* DENALI_CTL_00_DATA */ + 0x00000000, /* DENALI_CTL_01_DATA */ + 0x00000000, /* DENALI_CTL_02_DATA */ + 0x00000000, /* DENALI_CTL_03_DATA */ + 0x00000000, /* DENALI_CTL_04_DATA */ + 0x0000005e, /* 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